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Fast and Accurate Performance Models for Probabilistic Timing Analysis of SDFGs on MPSoCs
L analyse temporelle est une étape très importante dans la conception d un système multiprocesseur sur puce (MPSoC) pour garantir que les contraintes de temps sont pleinement respectées avec une durée d analyse acceptable. Cependant, les interférences sur l accès aux ressources partagées des MPSoC e...
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| Auteurs principaux : | , , , , , |
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| Collectivités auteurs : | , , |
| Format : | Thèse ou mémoire |
| Langue : | anglais |
| Titre complet : | Fast and Accurate Performance Models for Probabilistic Timing Analysis of SDFGs on MPSoCs / Hai Dang Vu; sous la direction de Sébastien Le Nours et de Sébastien Pillement |
| Publié : |
2021 |
| Accès en ligne : |
Accès Nantes Université
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| Note sur l'URL : | Accès au texte intégral |
| Note de thèse : | Thèse de doctorat : Electronique : Nantes : 2021 |
| Sujets : |
| Résumé : | L analyse temporelle est une étape très importante dans la conception d un système multiprocesseur sur puce (MPSoC) pour garantir que les contraintes de temps sont pleinement respectées avec une durée d analyse acceptable. Cependant, les interférences sur l accès aux ressources partagées des MPSoC entraînent la variabilité de l exécution du programme qui conduit à des difficultés pour l analyse temporelle. Cette thèse vise à étudier l adoption de méthodes de modélisation et d analyse probabilistes pour améliorer l efficacité du processus d analyse temporelle des systèmes MPSoC. Nous avons contribué à une approche basée sur la mesure pour caractériser les temps de calcul et de communication des applications SDFG fonctionnant sur une plate-forme MPSoC basée sur des tuiles. Dans cette approache, les effets des ressources partagées sont saisis et représentés comme des fonctions de distribution. Nous proposons un modèle de communication au niveau message d un bus multiprocesseur pour fournir des résultats de simulation rapides mais précis. Le modèle proposé a montré une accélération significative de la simulation par rapport au modèle au niveau transactionnel (TLM) sans dégrader la précision de l analyse. Nous évaluons certaines méthodes de modèle checking statistique (SMC) pour démontrer l efficacité de l analyse temporelle probabiliste des systèmes MPSoC. Dans cette analyse, différents algorithmes statistiques sont étudiés plus en détail. Enfin, l efficacité de l approche proposée est évaluée en exécutant différentes applications de traitement d images sur différentes configurations d une architecture matérielle hétérogène. Les résultats de la simulation ont montré un temps de simulation rapide avec des résultats précis par rapport aux résultats mis en oeuvre sur une plate-forme matérielle réelle FPGA. Timing analysis is a very important step in the design phase of multiprocessor system-onchip (MPSoC) to guarantee that timing constraints are fully met with acceptable analysis duration. However, interferences on accessing to shared resources of MPSoCs cause variability of the program execution which leads to difficulties for timing analysis. This thesis aims to study the adoption of probabilistic modeling and analysis methods to improve the efficiency of the timing analysis process of MPSoC systems. We have contributed to a measurement-based approach for characterizing computation and communication times of SDFG applications running on a tile-based MPSoC platform. In this approach, shared resource effects are captured and represented as distribution functions. We propose a message-level communication model of a multiprocessor bus to deliver fast yet accurate simulation results. The proposed model showed a significant simulation speed-up comparing to the transaction-level model (TLM) without degrading the analysis accuracy. We evaluate some statistical model checking (SMC) methods to demonstrate the efficiency of probabilistic timing analysis of MPSoC systems. In this analysis, different statistical algorithms and their parameters are further investigated. Finally, the efficiency of the proposed approach is evaluated by running different image processing applications on different configurations of a heterogeneous hardware architecture. Simulation results showed a fast simulation time with accurate results comparing to the measured results from the implementation of the applications on real hardware platform FPGA. |
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| Variantes de titre : | Modèles de performance précis et rapides pour l analyse probabiliste des propriétés temporelles de SDFGs sur MPSoCs |
| Notes : | Titre provenant de l'écran-titre Ecole(s) Doctorale(s) : École doctorale Mathématiques et sciences et technologies de l'information et de la communication (Rennes) Partenaire(s) de recherche : Institut d'Électronique et de Télécommunications (Rennes) (Laboratoire) Autre(s) contribution(s) : Laurence Pierre (Président du jury) ; Liliana Cucu, François Verdier (Rapporteur(s)) |
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