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Efficient design and programming of multiple processors system on chip architectures
Les applications embarquées incorporent de plus en plus de fonctionnalités impliquant différents types de traitement à réaliser. L'impact majeur de cette demande est l'évolution croissante des systèmes embarqués que cela soit en terme de performances et de capacité mémoire. Ces systèmes do...
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| Auteurs principaux : | , , , , , , |
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| Collectivités auteurs : | , , |
| Format : | Thèse ou mémoire |
| Langue : | français anglais |
| Titre complet : | Efficient design and programming of multiple processors system on chip architectures / Romain Brillu; sous la direction de Sébastien Pillement ; co-directeur de thèse Fabrice Lemonnier ; encadrant Philippe Millet |
| Publié : |
[Lieu de publication inconnu] :
[éditeur inconnu]
, 2014 |
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Accès Nantes Université
|
| Note de thèse : | Thèse de doctorat : Electronique, Systèmes embarqués : Nantes : 2014 |
| Sujets : | |
| Documents associés : | Reproduction de:
Efficient design and programming of multiple processors system on chip architectures |
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| 210 | |a [Lieu de publication inconnu] |c [éditeur inconnu] |d 2014 | ||
| 230 | |a Données textuelles | ||
| 300 | |a Thèse rédigée en anglais | ||
| 314 | |a Partenaire(s) de recherche : Institut d'électronique et de télécommunications (Rennes) (Laboratoire) | ||
| 314 | |a Ecole(s) Doctorale(s) : École doctorale sciences et technologies de l'information et de mathématiques (Nantes) | ||
| 314 | |a Autre(s) contribution(s) : Alain Darte (Président du jury) ; Jürgen Teich (Membre du jury) ; Frédéric Pétrot, Gilles Sassatelli (Rapporteurs) | ||
| 320 | |a Références bibliographiques | ||
| 325 | 1 | |a La thèse papier est la seule version officielle | |
| 328 | |b Thèse de doctorat |c Electronique, Systèmes embarqués |e Nantes |d 2014 | ||
| 330 | |a Les applications embarquées incorporent de plus en plus de fonctionnalités impliquant différents types de traitement à réaliser. L'impact majeur de cette demande est l'évolution croissante des systèmes embarqués que cela soit en terme de performances et de capacité mémoire. Ces systèmes doivent en effet trouver un compromis entre leurs capacités (puissance de calcul, dynamicité) et les contraintes du domaine d'application. Face à cette évolution les architectures MPSoC apparaissent actuellement comme les principaux promoteurs de la révolution industrielle des semiconducteurs. Cependant, la conception d'une architecture MPSoC faible consommation et supportant les performances requises, n'est pas aisée. Cet équilibre dépend en effet de nombreux paramètres tels que le nombre de coeurs de calcul, l'enveloppe énergétique globale, le type de réseau d'interconnexion, l'architecture de la hiérarchie mémoire, le déploiement de l'application sur le système. Tous ces défis durant la conception des architectures MPSoC mettent en lumière le besoin de processus automatisé aidant l'utilisateur à définir et à programmer ces architectures. Dans le cadre de cette thèse, notre contribution est la définition d'une méthodologie d'exploration d'espace de conception. Cette méthodologie a pour but de définir à la fois une architecture matérielle et son code binaire exécutable à partir de trois entrées: (1) Le code C séquentiel d'une application, (2) Une librairie d'architectures, (3) Un fichier de contraintes. De plus, étant donné que nous souhaitons explorer et générer des architectures matérielles, notre seconde contribution est la définition des deux modules matériels. Le premier module matériel défini une unité de management mémoire servant à facilter la programmation des architectures MPSoC et permettant d'augmenter leurs performances. Le second module matériel est l'"accelerator interface" qui est utilisé pour abstraire l'hétérogénéité des plateformes MPSoC, afin de faciliter leur conception et leur programmation. | ||
| 330 | |a The embedded applications come up with more and more functionalities inducing various kinds of computation to realize. The major impact of these new application needs is the steadily evolution of the embedded systems performances in terms of computing power and memory capacity. These systems have to find a trade-off between their capacity (computing power, dynamicity) and the embedded system constraints (silicium, consumption). To face these hard constraints MPSoC architectures have appeared as a major promoter of the industrial revolution of semiconductors. However, designing a low power MPSoC architecture, supporting the required performance is not easy. This balance depends on the effects of various parameters such as the number of cores, the overall energy envelope, the type of interconnection network, the architecture of the memory hierarchy, the deployment of the application on the system. All these challenges during the definition of MPSoC architectures spotlight the needs of an automatic design process to help the user design and program these architectures. In the context of this thesis our contributions is the definition of a design space exploration methodology. This methodology aims to define a hardware architecture and the associated executable binary code based on three inputs: (1) An application C code, (2) An architecture library and (3) A constraints file. Moreover because we aims to explore and generates hardware architectures our second contribution is the definition of two hardware modules. The first hardware module defines a hardware memory management unit used to ease the programming of the MPSoC architectures and increase their performances. The second hardware module is the accelerator interface which is used to abstract the heterogeneity of the heterogeneous MPSoC architectures, ease their definition and programming | ||
| 455 | | | |0 192448560 |t Efficient design and programming of multiple processors system on chip architectures |f Romain Brillu |c [Lieu de publication inconnu] |n [éditeur inconnu] |d 2014 |p 1 vol. (179 p.) | |
| 541 | | | |a Conception et programmation efficace de systèmes multiprocesseurs sur puce |z fre | |
| 606 | |3 PPN033217521 |a Systèmes embarqués (informatique) |2 rameau | ||
| 606 | |3 PPN033308020 |a Algorithmes génétiques |2 rameau | ||
| 606 | |3 PPN050230816 |a Mémoire partagée répartie |2 rameau | ||
| 606 | |3 PPN029160081 |a Généricité (linguistique) |2 rameau | ||
| 608 | |3 PPN027253139 |a Thèses et écrits académiques |2 rameau | ||
| 610 | 0 | |a Algorithme de Tabu Search | |
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| 686 | |a 620 |2 TEF | ||
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| 801 | 3 | |a FR |b Abes |c 20230206 |g AFNOR | |
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